From b956734b51a178ba083848672b006aa325217381 Mon Sep 17 00:00:00 2001
From: Michele Calgaro <michele.calgaro@yahoo.it>
Date: Sun, 3 Mar 2019 21:48:37 +0900
Subject: Update Kate syntax highlight files from
 http://kate-editor.org/syntax/2.5/ sources.

Signed-off-by: Michele Calgaro <michele.calgaro@yahoo.it>
---
 kate/data/verilog.xml | 247 +++++++++++++++++++++++++-------------------------
 1 file changed, 121 insertions(+), 126 deletions(-)

(limited to 'kate/data/verilog.xml')

diff --git a/kate/data/verilog.xml b/kate/data/verilog.xml
index 36a778cfc..9f113b432 100644
--- a/kate/data/verilog.xml
+++ b/kate/data/verilog.xml
@@ -1,150 +1,150 @@
 <?xml version="1.0" encoding="UTF-8"?>
 <!DOCTYPE language SYSTEM "language.dtd">
-<language name="Verilog" version="2" kateversion="2.4" section="Hardware" extensions="*.v;*.V;*.vl" mimetype="text/x-verilog-src" author="Yevgen Voronenko (ysv22@drexel.edu), Ryan Dalzell (ryan@tullyroan.com)" license="">
+<language name="Verilog" version="4" kateversion="2.4" section="Hardware" extensions="*.v;*.V;*.vl" mimetype="text/x-verilog-src" author="Yevgen Voronenko (ysv22@drexel.edu), Ryan Dalzell (ryan@tullyroan.com)" license="">
   <highlighting>
     <list name="keywords">
-      <item> macromodule </item>
-      <item> table </item>
-      <item> endtable </item>
-      <item> specify </item>
-      <item> specparam </item>
-      <item> endspecify </item>
-
-      <item> defparam </item>
-      <item> default </item>
-      <item> if </item>
-      <item> ifnone </item>
-      <item> else </item>
-      <item> forever </item>
-      <item> while </item>
-      <item> for </item>
-      <item> wait </item>
-      <item> repeat </item>
-      <item> disable </item>
-
-      <item> assign </item>
-      <item> deassign </item>
-      <item> force </item>
-      <item> release </item>
-
-      <item> always </item>
-      <item> initial </item>
-      <item> edge </item>
-      <item> posedge </item>
-      <item> negedge </item>
+      <item>macromodule</item>
+      <item>table</item>
+      <item>endtable</item>
+      <item>specify</item>
+      <item>specparam</item>
+      <item>endspecify</item>
+
+      <item>defparam</item>
+      <item>default</item>
+      <item>if</item>
+      <item>ifnone</item>
+      <item>else</item>
+      <item>forever</item>
+      <item>while</item>
+      <item>for</item>
+      <item>wait</item>
+      <item>repeat</item>
+      <item>disable</item>
+
+      <item>assign</item>
+      <item>deassign</item>
+      <item>force</item>
+      <item>release</item>
+
+      <item>always</item>
+      <item>initial</item>
+      <item>edge</item>
+      <item>posedge</item>
+      <item>negedge</item>
 
       <!-- verilog-2001 keywords -->
-      <item> config </item>
-      <item> endconfig </item>
-      <item> library </item>
-      <item> design </item>
-      <item> liblist </item>
-      <item> cell </item>
-      <item> use </item>
-      <item> instance </item>
+      <item>config</item>
+      <item>endconfig</item>
+      <item>library</item>
+      <item>design</item>
+      <item>liblist</item>
+      <item>cell</item>
+      <item>use</item>
+      <item>instance</item>
     </list>
 
     <list name="beginwords">
-        <item> begin </item>
-        <item> fork </item>
-        <item> module </item>
-        <item> case </item>
-        <item> casex </item>
-        <item> casez </item>
-        <item> task </item>
-        <item> function </item>
-        <item> generate </item>
+        <item>begin</item>
+        <item>fork</item>
+        <item>module</item>
+        <item>case</item>
+        <item>casex</item>
+        <item>casez</item>
+        <item>task</item>
+        <item>function</item>
+        <item>generate</item>
     </list>
 
     <list name="endwords">
-        <item> end </item>
-        <item> join </item>
-        <item> endmodule </item>
-        <item> endcase </item>
-        <item> endtask </item>
-        <item> endfunction </item>
-        <item> endgenerate </item>
+        <item>end</item>
+        <item>join</item>
+        <item>endmodule</item>
+        <item>endcase</item>
+        <item>endtask</item>
+        <item>endfunction</item>
+        <item>endgenerate</item>
     </list>
 
     <list name="strength">
 	<!-- drive strength supply0/supply1 omitted, its in types.. -->
-	<item> strong0 </item>
-	<item> strong1 </item>
-	<item> pull0 </item>
-	<item> pull1 </item>
-	<item> weak0 </item>
-	<item> weak1 </item>
-	<item> highz0 </item>
-	<item> highz1 </item>
+	<item>strong0</item>
+	<item>strong1</item>
+	<item>pull0</item>
+	<item>pull1</item>
+	<item>weak0</item>
+	<item>weak1</item>
+	<item>highz0</item>
+	<item>highz1</item>
 	<!-- charge strength -->
-	<item> small </item>
-	<item> medium </item>
-	<item> large </item>
+	<item>small</item>
+	<item>medium</item>
+	<item>large</item>
     </list>
 
     <list name="gates">
-       <item> pullup </item>
-       <item> pulldown </item>
-       <item> cmos </item>
-       <item> rcmos </item>
-       <item> nmos </item>
-       <item> pmos </item>
-       <item> rnmos </item>
-       <item> rpmos </item>
-       <item> and </item>
-       <item> nand </item>
-       <item> or </item>
-       <item> nor </item>
-       <item> xor </item>
-       <item> xnor </item>
-       <item> not </item>
-       <item> buf </item>
-       <item> tran </item>
-       <item> rtran </item>
-       <item> tranif0 </item>
-       <item> tranif1 </item>
-       <item> rtranif0 </item>
-       <item> rtranif1 </item>
-       <item> bufif0 </item>
-       <item> bufif1 </item>
-       <item> notif0 </item>
-       <item> notif1 </item>
+       <item>pullup</item>
+       <item>pulldown</item>
+       <item>cmos</item>
+       <item>rcmos</item>
+       <item>nmos</item>
+       <item>pmos</item>
+       <item>rnmos</item>
+       <item>rpmos</item>
+       <item>and</item>
+       <item>nand</item>
+       <item>or</item>
+       <item>nor</item>
+       <item>xor</item>
+       <item>xnor</item>
+       <item>not</item>
+       <item>buf</item>
+       <item>tran</item>
+       <item>rtran</item>
+       <item>tranif0</item>
+       <item>tranif1</item>
+       <item>rtranif0</item>
+       <item>rtranif1</item>
+       <item>bufif0</item>
+       <item>bufif1</item>
+       <item>notif0</item>
+       <item>notif1</item>
     </list>
 
     <list name="types">
       <!-- port direction -->
-      <item> input </item>
-      <item> output </item>
-      <item> inout </item>
+      <item>input</item>
+      <item>output</item>
+      <item>inout</item>
       <!-- net type -->
-      <item> wire </item>
-      <item> tri </item>
-      <item> tri0 </item>
-      <item> tri1 </item>
-      <item> wand </item>
-      <item> wor </item>
-      <item> triand </item>
-      <item> trior </item>
-      <item> supply0 </item>
-      <item> supply1 </item>
+      <item>wire</item>
+      <item>tri</item>
+      <item>tri0</item>
+      <item>tri1</item>
+      <item>wand</item>
+      <item>wor</item>
+      <item>triand</item>
+      <item>trior</item>
+      <item>supply0</item>
+      <item>supply1</item>
       <!-- reg/variable -->
-      <item> reg </item>
-      <item> integer </item>
-      <item> real </item>
-      <item> realtime </item>
-      <item> time </item>
+      <item>reg</item>
+      <item>integer</item>
+      <item>real</item>
+      <item>realtime</item>
+      <item>time</item>
       <!-- modifier -->
-      <item> vectored </item>
-      <item> scalared </item>
-      <item> trireg </item>
+      <item>vectored</item>
+      <item>scalared</item>
+      <item>trireg</item>
       <!-- other -->
-      <item> parameter </item>
-      <item> event </item>
+      <item>parameter</item>
+      <item>event</item>
       <!-- verilog-2001 types -->
-      <item> signed </item>
-      <item> automatic </item>
-      <item> genvar </item>
-      <item> localparam </item>
+      <item>signed</item>
+      <item>automatic</item>
+      <item>genvar</item>
+      <item>localparam</item>
     </list>
 
     <contexts>
@@ -204,18 +204,14 @@
         <Detect2Chars attribute="Comment" context="#pop" char="*" char1="/" />
       </context>
       <context attribute="Normal Text" lineEndContext="#pop" name="Some Context"/>
-      <context attribute="Comment" lineEndContext="#stay" name="Some Context2">
-          <IncludeRules context="##Alerts" />
-          <StringDetect attribute="Comment" context="#pop" String="#endif" firstNonSpace="true"/>
-      </context>
 
       <context attribute="Block name" lineEndContext="#pop" name="Block name">
           <DetectIdentifier attribute="Data Type" context="#pop"/>
       </context>
 
-      <context attribute="Normal Text" lineEndContext="#stay" name="Port">
+<!--      <context attribute="Normal Text" lineEndContext="#stay" name="Port">
           <DetectIdentifier attribute="Normal Text" context="#pop"/>
-      </context>
+      </context>-->
     </contexts>
 
     <itemDatas>
@@ -232,7 +228,6 @@
       <itemData name="String"  defStyleNum="dsString"/>
       <itemData name="String Char"  defStyleNum="dsChar"/>
       <itemData name="Comment"  defStyleNum="dsComment"/>
-      <itemData name="Alert"        defStyleNum="dsAlert" />
       <itemData name="Symbol"  defStyleNum="dsNormal"/>
       <itemData name="Preprocessor"  defStyleNum="dsOthers"/>
       <itemData name="Prep. Lib"  defStyleNum="dsFloat"/>
@@ -243,7 +238,7 @@
       <itemData name="Block name" defStyleNum="dsDataType"/>
       <itemData name="Drive/charge strength" defStyleNum="dsBaseN"/>
       <itemData name="Gate instantiation" defStyleNum="dsDataType"/>
-      <itemData name="Port map" defStyleNum="dsDataType"/>
+<!--       <itemData name="Port map" defStyleNum="dsDataType"/> -->
       <itemData name="Case label" defStyleNum="dsDecVal"/>
     </itemDatas>
   </highlighting>
-- 
cgit v1.2.1